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  FPGA項目實戰系列課程--軟件無線電應用方向

   課程目標
  通過本期培訓使學員不但能夠精通基于FPGA的信號處理算法,而且能夠掌握軟件無線電的核心算法,利用FPGA開發設計高速數字化無線通信接收機和發射機,另外通過本期培訓也可以開發設計手機、雷達、無線網絡設備、無線遙感器、無線識別器、無線導航儀、無線光電設備等。
   入學要求

       理工科類大專以上學曆;喜歡並有志投身于IT事業;具備一定硬件知識;了解Verilog HDL硬件描述語言。

   班級規模及環境
       爲了保證培訓效果,增加互動環節,我們堅持小班授課,每期報名人數限5人,多余人員安排到下一期進行。
   時間地點
上課地點:【【上海總部】:華東師範大學/銀城大廈(3、4號線金沙江路站) 【深圳分部】:電影大廈(地鐵一號線大劇院站) 【北京分部】:名人大樓(海澱區永豐路) 【南京分部】:金港大廈(和燕路) 【武漢分部】:凱盟大廈(新華路) 【成都分部】:四威大廈(泰安裏營門口路)
最近開課時間(周末班/連續班/晚班):
無線電應用開班時間:2012年5月28日.....
   學時
     ◆課時: 共9天,72學時
        ◆外地學員:代理安排食宿(需提前預定)
        ☆合格學員免費頒發相關資格證書,提升您的職業資質
        作爲最早專注于嵌入式培訓的專業機構,曙海嵌入式學院提供的證書得到本行業的廣泛認
        可,學員的能力得到大家的認同

        ☆合格學員免費推薦工作
   最新優惠
       ◆團體報名優惠措施:兩人95折優惠,三人或三人以上9折優惠
   質量保障

        1、培訓過程中,如有部分內容理解不透或消化不好,可免費在以後培訓班中重聽;
        2、培訓結束後免費提供一個月的技術支持,充分保證培訓後出效果;
        3、培訓合格學員可享受免費推薦就業機會。

   課程大綱

第一篇 軟件無線電系統概述及仿真

1. 軟件無線電系統概述
2. 軟件無線電的三種結構形式
3. System View的設計方法和技巧
4. 基于System View的無線通信系統仿真設計

第二篇 基于FPGA/CPLD的數據采集系統工程應用與工程課題實訓

1. Nyquist采樣以及可以實現頻譜搬移的帶通采樣(欠采樣)
2. 如何通過帶通采樣實現下變頻
3. 在實時通信系統中如何選取適當的采樣頻率去除混疊信號
4. 基于FPGA/CPLD的帶通采樣(欠采樣)工程應用以及工程課題實訓

第三篇 基于FPGA/CPLD的數字濾波器工程應用與工程課題實訓
1. 乘累加結構以及分布式算法的FIR數字濾波器
2. SystemView如何産生濾波器系數
3. MATLAB如何産生濾波器系數
4. 基于FPGA/CPLD的FIR數字濾波器工程應用以及工程課題實訓
5. 基于FPGA/CPLD的高斯濾波器工程應用以及工程課題實訓

第四篇 基于FPGA/CPLD的數字上下變頻工程應用與工程課題實訓
1. 基于FPGA/CPLD的本地載波産生原理與工程應用
2. 基于FPGA/CPLD的數字上變頻原理與工程應用
3. 基于FPGA/CPLD的數字下變頻原理與工程應用
4. 基于FPGA/CPLD的數字上下變頻工程課題實訓

第五篇 基于FPGA/CPLD的數字調制解調工程應用與工程課題實訓
1. 數字調制解調的基本原理、設計方法以及影響選擇數字調制方式的因素
2. 基于FPGA/CPLD的ASK調制解調工程應用以及工程課題實訓
3. 基于FPGA/CPLD的PSK調制解調工程應用以及工程課題實訓
4. 基于FPGA/CPLD的MSK調制解調工程應用以及工程課題實訓
5. 基于FPGA/CPLD的GMSK調制解調工程應用以及工程課題實訓

第六篇 基于FPGA/CPLD的多速率信號處理工程應用與工程課題實訓
1. 多速率信號處理概述以及取樣率變換性質
2. 基于FPGA/CPLD的抽取工程應用以及工程課題實訓
3. 基于FPGA/CPLD的插值工程應用以及工程課題實訓

第七篇 基于FPGA/CPLD的同步技術工程應用與工程課題實訓
1. 基于FPGA/CPLD的載波同步工程應用與工程課題實訓
2. 基于FPGA/CPLD的位(碼元)同步工程應用與工程課題實訓
3. 基于FPGA/CPLD的幀同步工程應用與工程課題實訓

第八篇 項目實訓 項目名稱:基于GMSK調制方式的高速數字化無線通信系統 核心技術:帶通采樣(欠采樣)、數字下變頻、GMSK調制解調、位(碼元)同步、抽樣判決、幀同步、數字上變頻、帶通濾波、高斯濾波、抽取、插值、低通濾波。(注:這些核心技術全部是通過軟件編程的方式實現)

項目主要內容:
該通信系統有兩部分組成,一部分爲高速數字化無線通信發射機,一部分爲高速數字化無線通信接收機。 在基于FPGA設計的高速數字化無線通信發射機中,信源碼速率爲100KHz,經過適當的編碼後,通過插值、低通濾波,取樣率變換後進行GMSK調制,然後再通過數字上變頻將基帶信號混頻到中頻信號,再經過帶通濾波後送D/A轉換器輸出中頻信號(或射頻信號)。以上這些工作全部是在FPGA內通過

Verilog HDL編程實現。 在基于FPGA設計的高速數字化無線通信接收機中,A/D轉換器前的中頻信號(或射頻信號)通過帶通采樣、帶通濾波後發生頻譜搬移,把信號搬移到一個新的中頻信號,對此新中頻信號進行數字下變頻,混頻後得到I、Q兩路基帶信號,然後進行GMSK解調,再通過抽取、低通濾波,實現取樣率變換後通過位同步、抽樣判決以及適當的解碼,最終恢複出發射機中信源的原始碼元。以上這些工作也全部是在FPGA內通過Verilog HDL編程實現。

 
 
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.(2010年7月30日)........................